Wraz z pojawieniem się technologii pakowania 3D, pojawiło się określenie „więcej niż Moore”, które odzwierciedla fakt, że tempo wzrostu gęstości obwodów powierzchniowych przekracza tradycyjną prędkość skalowania układów scalonych związaną z prawem Moore’a. Na konferencji poświęconej automatyzacji projektowania, która odbyła się w tym roku w Las Vegas, liczne eksponaty od dostawców prezentowały unikalne technologie pakowania. Jednak zaawansowana technologia pakowania wymaga również odpowiednich procesów metodologicznych, w tym wszystkich aspektów projektowania, wdrażania i analizy (ogrzewania elektrycznego). Miałem okazję omówić z Johnem Parkiem, dyrektorem ds. pakowania układów scalonych i zarządzania produktami rozwiązań międzyplatformowych w Cadence, wymagania procesowe dla tych rozwiązań pakowania.
Klasyfikacja: SoC, SiP i Chiplet
Technologia Multi Chip Module (MCM) istnieje od dziesięcioleci i jest stosowana w bardzo specyficznych zastosowaniach w zakresie obliczeń o wysokiej wydajności, komunikacji i lotnictwa. Zasoby inżynieryjne do opracowywania implementacji fizycznych są znaczne, a inwestycje w analizę elektryczną systemów pakowania chipów są również znaczne
Powiedział również: „Nastąpiły dwa trendy. Rozwijająca się technologia krzemowa Moore’a wprowadziła architekturę System on Chip (SoC), integrując IP z wielu źródeł. Jednocześnie liczba sygnałów i mocy I/O tych modułów również wzrosła. Wprowadzenie technologii pakowania 2,5D, wykorzystującej połączenia na interpolatorach (lub podłożach), pozwoliło na zintegrowanie tych modułów o dużej liczbie pinów w kompletnym pakiecie System Level Package (SiP), zwiększając możliwości SiP”. Technologia pakowania 3D wykorzystująca formy ułożone pionowo została wprowadzona dopiero niedawno, co stawia specjalne wymagania procesowi EDA, od ograniczonego dostępu do pinów testowych po różne wymagania dotyczące modelowania termicznego.